Venice & Verano: Die Zen6-Epyc kommen in fünf Varianten

AMDs neue Epyc-Generation: Fünf Wege zur Rechenleistung

Auf der Veranstaltung „Advancing AI“ hat AMD die nächste Generation seiner Epyc-Prozessoren auf Basis der Zen6-Architektur enthüllt. Mit dem Fokus auf Skalierbarkeit und spezialisierte Anwendungsbereiche führt der Hersteller insgesamt fünf verschiedene Varianten ein. Diese basieren auf einer flexiblen Chiplet-Architektur, die es ermöglicht, unterschiedliche Anforderungen in Rechenzentren passgenau zu bedienen.

Die Architektur hinter den 256 Kernen

Das Flaggschiff der neuen Serie erreicht eine beeindruckende Dichte von bis zu 256 Kernen pro Sockel. Um diese Leistung zu ermöglichen, verbaut AMD bis zu 203 Milliarden Transistoren. Ein zentraler Aspekt der Zen6-Generation ist die signifikante Steigerung der Speicherbandbreite, die auf bis zu 1,6 TByte/s anwächst.

AMD setzt dabei auf zwei unterschiedliche Chiplet-Typen:

• **Zen6-Chiplets:** Optimiert für Leistung, ausgestattet mit 48 MByte L3-Cache.
• **Zen6c-Chiplets:** Die „Dense“-Variante, die auf 32 Kerne pro Chiplet kommt und 128 MByte L3-Cache bietet.

Beide Varianten kommen rechnerisch auf 4 MByte L3-Cache pro Kern.

Zwei Sockel für unterschiedliche Einsatzgebiete

Ein wesentlicher Teil der Strategie ist die Aufteilung auf zwei verschiedene Sockel-Plattformen, SP7 und SP8.

• **Sockel SP7:** Diese Plattform ist für den Maximalausbau konzipiert. Sie unterstützt bis zu 256 Kerne, verteilt auf acht Chiplets und 16 Speichercontroller. Die thermische Auslegung erlaubt eine Leistungsaufnahme von bis zu 600 Watt. Die Auslieferung dieser Prozessoren ist für das vierte Quartal 2026 geplant.
• **Sockel SP8:** Hier steht die Kostenoptimierung im Vordergrund. Die Package- und IO-Chiplets fallen kleiner aus. Diese Modelle bieten zwischen 8 und 128 Kerne, nutzen maximal vier Chiplets und acht Speichercontroller bei einer Leistungsaufnahme von bis zu 400 Watt. Verfügbar sollen diese Prozessoren ab dem ersten Quartal 2027 sein.

Spezialisierte Varianten: Venice-HF, Venice-X und Verano

Neben den Standard-Epyc-9006-Modellen adressiert AMD spezifische Nischen:

• **Venice-HF:** Diese Prozessoren wurden exakt für das Rack-Scale-System „Helios“ entwickelt. Sie verfügen über 16 Speicherkanäle und unterstützen erstmals Multi Rank DIMMs (MRDIMM) mit Geschwindigkeiten von bis zu 12.800 MT/s.
• **Venice-X (Epyc 9006X):** Für High-Performance-Computing-Aufgaben vorgesehen, setzt diese Variante auf gestapelten 3D-V-Cache. Dies ermöglicht einen L3-Cache von bis zu 1.152 MByte. Der Takt der Zen6-Kerne soll hier bei rund 5,15 GHz liegen.
• **Verano (Epyc 9006 LP):** Diese CPU-Reihe ist speziell auf GPU-Server ausgelegt und soll eine optimierte Anbindung zwischen CPU und GPU bieten. Sie unterstützt LPDDR5X-Speicher, ist jedoch auf 72 Kerne pro Sockel begrenzt.

Ausblick auf die Roadmap bis 2030

AMD hat zudem einen Ausblick auf die kommenden Jahre gegeben. Während die Zen6-Generation den aktuellen Stand markiert, soll 2028 die Zen7-Familie unter dem Codenamen „Florence“ folgen. Diese soll die „AI Compute Extensions“ (Ace) zur Matrixerweiterung einführen. Für das Jahr 2030 ist die Zen8-Familie „Ravenna“ geplant.

Interessant ist dabei die strategische Ausrichtung bei den GPUs: AMD plant, analog zu Nvidia, einen jährlichen Release-Zyklus einzuhalten. Die kommende MI500-Serie soll bereits 2027 mit HBM4e-Speicher und optischer Vernetzung starten, wobei Verano als Host-CPU fungiert. Für die darauffolgende MI600-Serie ist bereits eine entsprechende CPU-Begleitung unter dem Namen „Ferrara“ in Planung.