Intel: Diamond Rapids soll mit 256 Kernen zur Epyc-Konkurrenz werden

Ein technologischer Quantensprung bei Intel

Auf der renommierten Fachkonferenz Hot Chips hat der Halbleiterriese Intel tiefgreifende Einblicke in seine kommende Prozessorgeneration namens Diamond Rapids gewährt. Das Unternehmen verfolgt mit dieser neuen Architektur das klare Ziel, die Dominanz der Epyc-Prozessoren von AMD im Server-Segment ernsthaft herauszufordern. Im Zentrum der Ankündigung steht eine beeindruckende Skalierbarkeit: Diamond Rapids wird mit bis zu 256 P-Cores pro Sockel ausgestattet sein. Diese enorme Rechenleistung soll durch ein hochgradig modulares Design erreicht werden, das sich signifikant von bisherigen Intel-Ansätzen unterscheidet. Besonders bemerkenswert ist der Verzicht auf die bewährte Embedded Multi-Die Interconnect Bridge (EMIB), die bisher das Rückgrat der Intel-Chiplet-Strategie bildete. Stattdessen setzt der Konzern nun auf den Universal Chiplet Interconnect Express (UCIe)-Standard. Diese Entscheidung ist laut Intel strategisch motiviert, um sowohl die Produktionskosten zu senken als auch die Ausbeute, den sogenannten Yield, bei der Fertigung der komplexen Prozessoren zu maximieren. Die Vorstellung auf der Hot Chips markiert somit einen Wendepunkt in Intels Server-Roadmap, bei der Effizienz und Skalierbarkeit in den Vordergrund rücken.

Technische Details und Architektur-Kniffe

Die Architektur von Diamond Rapids basiert auf einer Aufteilung in verschiedene funktionale Einheiten, die als Compute Building Blocks (CBB) bezeichnet werden. Bis zu vier dieser Stapel aus Prozessorkernen und Cache werden über ein Fabric Hub Tile miteinander verbunden. Dieses zentrale Fabric-Element fungiert als Schaltzentrale und beherbergt acht Speicher-Controller, die sowohl Verschlüsselungsfunktionen als auch die Unterstützung für Compute Express Link (CXL) integrieren. Für die Kommunikation mit der Außenwelt stehen 64 Transceiver für PCIe 6 bereit, ergänzt durch bewährte Beschleuniger-Einheiten, die bereits aus früheren Xeon-Generationen bekannt sind. Eine Besonderheit ist das dedizierte I/O-Subsystem, das über einen eigenen 16-MByte-Cache verfügt. Bei der Speicheranbindung zeigt sich die Leistungsfähigkeit der Plattform: Während reguläre DDR5-DIMMs mit bis zu 8.000 MT/s unterstützt werden, ermöglichen Multi-Rank-DIMMs (MRDIMMs) eine beeindruckende Geschwindigkeit von 12.800 MT/s. Dies führt zu einer aggregierten Speicherbandbreite von bis zu 1,6 TByte/s, was die Plattform für datenintensive Anwendungen prädestiniert.

Die strategische Neuausrichtung der Chiplet-Struktur

Die technologische Herangehensweise bei Diamond Rapids weist deutliche Parallelen zu AMDs Epyc-Design auf, stellt jedoch für Intel eine signifikante Neuerung dar. Erstmals trennt Intel konsequent den Last-Level-Cache (LLC) vom Speicher-Controller. Die Core-Chiplets selbst werden klein gehalten, um die Fertigungsausbeute zu optimieren, und auf einem aktiven Base Tile platziert – ein Konzept, das Intel bereits bei Clearwater Forest eingeführt hat. Durch diese modulare Bauweise kann Intel bis zu 1,28 GByte LLC in das System integrieren. Um die Kommunikation zwischen den Kernen effizient zu gestalten und die Kohärenzlogik zu entlasten, wurde der Snoop-Agent verteilt. Dies minimiert den Aufwand, der nötig ist, um eine einheitliche Sicht auf den Speicher über alle Kerne hinweg zu gewährleisten. Die Fertigung der Core-Chiplets erfolgt im optimierten Intel-18A-P-Prozess, während für die übrigen Chiplets ein 3-nm-Verfahren (Intel 3) zum Einsatz kommt. Diese hybride Fertigungsstrategie unterstreicht Intels Bestreben, für jede Komponente des Prozessors das jeweils effizienteste Herstellungsverfahren zu wählen.

Innovationen bei Befehlssätzen und Rechenleistung

Ein zentraler Aspekt der Diamond-Rapids-Architektur ist die Einführung der Advanced Performance Extensions (APX). Diese Erweiterungen bringen eine Verdopplung der General-Purpose-Register mit sich und führen neue Befehle ein, die speziell auf die Effizienzsteigerung bei komplexen Berechnungen abzielen. Besonders hervorzuheben sind die bedingten Befehle, die ihre Ausführung vom aktuellen Prozessorzustand abhängig machen. Diese Neuerung verspricht signifikante Geschwindigkeitsvorteile für Anwendungen, die auf eine hohe Vorhersagbarkeit und schnelle Verzweigungslogik angewiesen sind. Ergänzt wird dieses Portfolio durch die Unterstützung von AVX 10.2 sowie den Advanced Matrix Extensions (AMX), die für KI-Workloads und mathematische Matrix-Operationen optimiert sind. Diese Befehlssatzerweiterungen sollen sicherstellen, dass Diamond Rapids nicht nur durch die reine Anzahl der Kerne überzeugt, sondern auch durch eine gesteigerte Instruktionsleistung pro Takt. Intel positioniert sich damit als Anbieter einer hochmodernen Rechenplattform, die sowohl klassische HPC-Anwendungen als auch moderne KI-Infrastrukturen bedienen kann.

Einordnung der technologischen Entwicklung

Einzuordnen ist diese Entwicklung als eine direkte Reaktion auf den wachsenden Druck durch AMDs Epyc-Prozessoren. Den Berichten zufolge hat Intel erkannt, dass der bisherige Weg über EMIB zwar technologisch elegant, aber in der Massenfertigung für hochkomplexe Server-CPUs mit 256 Kernen möglicherweise zu kostspielig oder in der Skalierung limitiert war. Die Umstellung auf UCIe ist daher als pragmatischer Schritt zu werten, um die Wettbewerbsfähigkeit bei den Herstellungskosten wiederherzustellen. Die Entscheidung, die Core-Chiplets klein zu halten und auf ein aktives Base Tile zu setzen, spiegelt den aktuellen Branchentrend wider, bei dem die Chiplet-Architektur zur Standardlösung für Hochleistungsprozessoren avanciert. Intel versucht hierbei, die Vorteile einer modularen Fertigung mit der eigenen, hochspezialisierten Fertigungskompetenz im 18A-P-Prozess zu kombinieren. Die Einordnung der Leistungsfähigkeit muss jedoch abgewartet werden, da die reale Performance in produktiven Server-Umgebungen von der Software-Optimierung für die neuen APX-Befehle abhängen wird.

Offene Fragen und verbleibende Lücken

Obwohl Intel auf der Hot Chips Konferenz detaillierte Einblicke in die Architektur und die physikalische Struktur von Diamond Rapids gab, bleiben einige wesentliche Fragen unbeantwortet. Der vorliegende Quelltext enthält beispielsweise keine Informationen zum exakten Zeitplan für die Markteinführung oder zu den geplanten TDP-Klassen (Thermal Design Power), in denen diese Prozessoren operieren werden. Auch bleibt unklar, wie sich die Leistungsaufnahme unter Volllast bei 256 Kernen gestaltet und welche Kühllösungen für die Integration in bestehende Rechenzentren erforderlich sind. Zudem fehlen konkrete Benchmarks oder Vergleichswerte, die den theoretischen Vorteil der neuen APX-Befehle in realen Anwendungsszenarien quantifizieren könnten. Auch zur Preisgestaltung und zur Verfügbarkeit der Plattform für verschiedene Server-Klassen gibt es bisher keine offiziellen Angaben. Die Mikroarchitektur der Kerne selbst wurde nur in ihren Grundzügen skizziert, ohne tiefere Details zur Pipeline-Struktur oder zur Cache-Latenz zu nennen, was für eine abschließende Bewertung der Prozessorleistung essenziell wäre.

Ausblick auf die kommenden Entwicklungsschritte

Die Ankündigungen auf der Hot Chips stellen lediglich einen Zwischenschritt in der Entwicklung von Diamond Rapids dar. Intel hat damit den Rahmen für die kommende Generation der P-Core-Xeons abgesteckt. In den kommenden Monaten ist mit weiteren Details zu rechnen, insbesondere zur Software-Unterstützung für die neuen APX-Befehlssätze, da der Erfolg einer solchen Architektur maßgeblich davon abhängt, ob Compiler und Betriebssysteme die neuen Möglichkeiten effizient nutzen können. Die Industrie wird nun genau beobachten, wie Intel die Fertigung im 18A-P-Prozess skaliert und ob die angestrebten Yield-Raten erreicht werden können. Da Diamond Rapids als direkte Konkurrenz zu den Epyc-Prozessoren positioniert ist, wird der Marktstart ein entscheidender Test für Intels Fähigkeit sein, im Server-Segment wieder Boden gutzumachen. Weitere Informationen zur finalen Konfiguration der Fabric Hub Tiles und zur Integration in bestehende Ökosysteme sind für zukünftige Produktvorstellungen zu erwarten, sobald die Architektur in die Phase der Serienreife übergeht.